Microchip прячет согласование тактовой линии в буфер размером 2 × 2 мм

На плате с современной FPGA клок нередко приходит из мира, где 3.3 В ещё считаются нормой. У ядра и банков ввода-вывода уже 1.2 В, рядом стоит генератор, несколько потребителей требуют синхронных копий сигнала, а дорожка между ними успевает стать линией передачи. Один лишний звон на фронте способен съесть запас по времени там, где логическая схема формально выбрана безупречно.

Microchip выпустила семейство SY757xx для такого стыка доменов. Это LVCMOS clock buffers с двумя или четырьмя выходами, версиями с одиночным и дифференциальным входом и частотой до 250 МГц. Задумка состоит в том, чтобы выделить преобразование уровня, fanout и формирование фронта в отдельный тактовый элемент вместо сборки этого узла из логического транслятора, дискретных резисторов и обычного буфера.

Два разных перехода напряжения

Здесь легко ошибиться, приписав всей серии одинаковую универсальность. Компактные SY75712 и SY75714 принимают и выдают LVCMOS в пределах питания 1.2–1.8 В: первый раздаёт один вход на два выхода, второй — на четыре. Их задача — распределить уже низковольтный клок по нескольким нагрузкам. Корпус TDFN 2 × 2 мм содержит и выходной enable, синхронизированный с входным тактом.

Резистор уже находится в микросхеме

Связать такой низковольтный домен с источником на 1.8–3.3 В способен другой член семейства — SY75707. У него дифференциальный вход с отдельным питанием VDDIN 1.8–3.3 В и два LVCMOS-выхода, питаемых от 1.2–1.8 В. Именно эта архитектура создаёт прямой мост от более высоковольтного генератора или тактового распределителя к современному SoC. Поэтому формулировка «3.3 В в 1.2 В» относится к семейству, а не к каждому восьмивыводному корпусу с маркировкой SY757.

Буфер нельзя использовать как обычный GPIO

У SY75712/14 выход содержит последовательный импеданс 50 Ом типично при питании 1.2 В; при 1.8 В он составляет около 40 Ом. Такой драйвер работает вместе с короткой контролируемой трассой: ограничивает ток перезаряда паразитных ёмкостей, ослабляет отражение от открытого приёмника и делает фронт менее склонным к ringing. На маленькой плате это избавляет от подбора внешнего series termination и от места под него, хотя топологию линии всё равно придётся считать.

Цифры из даташита показывают масштаб задачи. Для SY75712/14 заявлены межвыходной skew 38 пс типично и 50 пс максимум, выходной duty cycle 45–55 % при входе 156.25 МГц. Additive RMS jitter при 1.8 В составляет 16.9 фс типично в полосе 12 кГц…20 МГц; максимальная величина приведена как 26.1 фс на 156.25 МГц. Эти измерения сделаны производителем с генератором R&S SMA100B и анализатором фазового шума R&S FSWP8. При 1.2 В типичный джиттер на той же частоте возрастает до 35.9 фс: питание остаётся частью таймингового бюджета.

Паспортный диапазон 0…250 МГц означает, что линия может удерживать статический уровень при постоянно разрешённом выходе. Переключать OE статическим сигналом не получится мгновенно: SY75712/14 синхронизируют это действие по клоку и тратят на включение либо отключение от трёх до пяти периодов. Параметры фронта, skew и duty cycle также получены на четырёхдюймовой 50-омной трассе с нагрузкой 2 пФ. Длинный отвод, развилка в форме T или иной входной буфер меняют картину.

Три позиции — SY75707TWL-TR, SY75712TWL-TR и SY75714TWL-TR — Microchip обозначила как серийные, ещё восемь вариантов доступны ограниченными партиями образцов. Для плат с FPGA это любопытный сдвиг: тактовая дорожка перестаёт быть пассивным соединением между двумя микросхемами и получает свой небольшой, согласованный на уровне физики узел.