Riverlane открыла PHY QECi и проверила его на FPGA Altera Agilex 7
Между FPGA, управляющей кубитами, и декодером должен непрерывно идти поток синдромов: результаты измерений нужно успеть доставить, разобрать и превратить в следующее управляющее действие, пока состояние квантовой системы ещё имеет смысл. В такой цепочке последовательный линк нельзя оставлять без чётких правил. Его кадры, выравнивание и задержка становятся параметрами контура обратной связи.
Провод как часть контура коррекции
Riverlane опубликовала QECIPHY — реализацию физического уровня интерфейса QECi для соединения FPGA по многогигабитным последовательным линиям. Проект написан на SystemVerilog, распространяется по BSD 2-Clause и принимает пользовательские данные через AXI4-Stream. Altera и Riverlane сообщили, что пример проекта валидирован на Agilex 7 с трансиверным блоком F-Tile; в репозитории есть профиль этой цели для Quartus Prime Pro.
Сам QECi описывает обмен между системой управления квантовым компьютером и стеком квантовой коррекции ошибок: форматы сообщений, состояния выполнения и параметры работы. QECIPHY решает более узкую, но очень материальную часть задачи — как надёжно протащить эти сообщения через высокоскоростной серийный канал между FPGA. Это не демонстрация коррекции ошибок на реальных кубитах и не декодер синдромов. Здесь проверен перенос байтов и временной структуры до того места, где декодер начинает свою работу.
Кадры, синхрометки и цена надёжности
Внутри линии данные собраны в 64-битные слова. Каждые 64 такта передаются слова выравнивания кадра с маркерами 0xBC и 0xCB: приёмник может вновь найти границу потока после сбоя синхронизации. Через каждые семь тактов вставляются проверочные слова. Полезные слова защищены тремя CRC16-IBM3740, маска валидности — CRC8-SMBUS. Такая схема обнаруживает повреждение передачи, но не исправляет его: forward error correction в QECIPHY отсутствует. Название QEC здесь относится к назначению интерфейса, а не к коду исправления ошибок в самом линке.
За предсказуемость приходится платить полосой. Документация отводит служебным данным около 15.6% канала: 1.56% занимают слова выравнивания, ещё 14.06% — CRC. В каждом 64-тактовом кадре для пользовательского потока остаётся 54 такта. Это полезная инженерная честность интерфейса: у разработчика есть явная цена синхронизации и контроля ошибок, которую можно заложить в бюджет пропускной способности до разводки платы и выбора числа трансиверных линий.
Что именно проверили на Agilex 7
README проекта указывает оценку задержки QECIPHY в 150–200 нс при скорости линии 12.5 Гбит/с. Это расчётная характеристика авторов, без опубликованных осциллограмм, BER, распределения задержки и описания тестовой платы; трактовать её как измеренный худший случай на Agilex 7 нельзя. В открытом коде также прямо отмечено, что симуляция для целей Altera пока не поддерживается, хотя генерация IP и синтез предусмотрены.
Открытый слой между установкой и декодером
Смысл этой работы не в обещании готового квантового компьютера на Agilex. Она делает межсоединение самостоятельным, доступным для проверки инженерным объектом: с исходниками, кадрированием, состояниями линка, доменами тактирования и правилами восстановления после сбоя. Для масштабируемой коррекции ошибок это тот слой, который обычно прячется в уникальной прошивке конкретной лабораторной установки. Теперь его можно взять, синтезировать и начать спорить уже о задержках декодера и электронике управления, а не о том, что именно происходит в проводе между ними.