Как соединить систему управления кубитами с декодером так, чтобы задержка линии входила в расчёт контура обратной связи? Riverlane выложила открытый физический уровень QECi для FPGA и проверила его на Altera Agilex 7. В линке уже определены кадры, синхрометки и контроль целостности — то есть провод между двумя вычислителями становится частью архитектуры квантовой машины. →
На вход PCIe 7.0-приёмника подают намеренно ухудшенный PAM4-сигнал и смотрят, выдержит ли он заданный запас по jitter. Но если приёмник провалил тест, как понять, виноват ли SerDes — или часть дефекта нарисовали кабель, тестовая оснастка и сам осциллограф? Tektronix собрала процедуру, где прибор сначала калибрует собственное вмешательство в эксперимент. →
Прототип Adiuvo Explorer передал по каждому из четырёх GTH-каналов около 2.027×10^11 бит на скорости 12.5 Гбит/с; счётчики ошибок IBERT остались на нуле. FPGA в корпусе BGA с шагом 0.5 мм разведена смещёнными сквозными переходами, а потери полного канала на 6.25 ГГц составили около 3.0 дБ. Статистический запас этого теста заметно скромнее отображаемого индикатора BER. →
На выходе многомодового волокна шесть независимых сигналов приходят смешанной световой кашей. Как разложить их обратно, не оцифровывая каждый канал и не вычисляя обратную матрицу в 6×6 DSP? Авторы кремниевого фотонного чипа предлагают поручить эту задачу самой интерференции света. →
Explorer Board прошла bring-up: RP2040 управляет PMIC, согласует VIO модулей SYZYGY и считывает телеметрию AU7P. Кристалл в корпусе FCVA289 с шагом 0,5 мм развели на стандартном стеке со смещёнными сквозными переходами без HDI и лазерных микропереходов. Полный стек и микрошлифы пока не опубликованы, а заявленные PCIe Gen3 и GTH 12,5 Гбит/с имеют статус TBC. →