Подача 3.3 В на VDD_INTERFACE трансивера ADRV9009 превышает паспортный absolute maximum 3.0 В, поэтому настройка VADJ у китайской FMC-платы требует отдельной проверки. Опубликованный разбор охватывает ВЧ-тракты, питание, тактирование и запуск JESD204B до 12.288 Гбит/с, однако ключевые выводы пока опираются преимущественно на схемы и расчёты. →
Работоспособный JESD204B-линк может каждый запуск выдавать один канал со сдвигом на период LMFC: SYSREF захватывается на соседнем допустимом такте, и фиксированная межканальная фаза меняется после reset или power-cycle. Analog Devices показывает, как timing SYSREF, skew дифференциальной трассы и clock tree превращают MCS в статистическую проверку; для стенда нужны десять последовательных запусков и десять полных циклов питания. →
На TRNXSDR цифровая плата с Zynq, памятью и сетевыми интерфейсами должна пережить смену радиотракта. Но где провести границу между долговечной платформой и модулем, который придётся менять вместе с новым диапазоном или АЦП? Ответ задают два разных высокоскоростных разъёма и ограничения ещё незавершённой Rev 2.0. →
Ультразвуковой датчик слышит короткий импульс сразу сотнями элементов, и каждый кадр превращается в лавину сырых отсчётов. Авторы собрали тракт, где FPGA принимает данные АЦП по JESD204B и сразу отдаёт их в память рабочей станции через 100GbE RDMA. В отдельном стресс-тесте этот мост разогнался до 95.6 Gb/s без участия CPU в копировании потока. →