На серверной плате или в роботе первый чип после сброса решает, кому вообще позволено ожить. Lattice Mach-N2 хранит конфигурацию во встроенной flash и может поднять программируемую логику с аппаратным корнем доверия менее чем за 30 мс. В отдельной версии MH21D этот сторож загрузки получает и постквантовые криптоалгоритмы. →
Как соединить систему управления кубитами с декодером так, чтобы задержка линии входила в расчёт контура обратной связи? Riverlane выложила открытый физический уровень QECi для FPGA и проверила его на Altera Agilex 7. В линке уже определены кадры, синхрометки и контроль целостности — то есть провод между двумя вычислителями становится частью архитектуры квантовой машины. →
Что нужно, чтобы радар видел в отражённом сигнале не только дальность, но и разницу фаз между двумя антеннами? В FMCW3 этот опыт вынесен из закрытого модуля в KiCad: общая 5.8-ГГц частотная часть, два синхронных приёмника, 12-битный АЦП и Artix-7 опубликованы вместе с FPGA-логикой. →
Картинка из старой консоли может рассыпаться из-за одного сбоя в коротком пути между FPGA и SDRAM: пиксели идут потоком, остановить его иногда нечем. В экспериментальной ветке RetroTINK контроллер памяти RT6XCE перекалибровали и перевели на gearbox. Это редкий случай, когда обновление видеопроцессора трогает саму механику доставки пикселей через память. →
Открываешь небольшой VHDL-счётчик, запускаешь Pulse — и в терминале рядом появляются дерево компонентов и бегущие фронты на временной диаграмме. Как симулятор может остаться компактным, прозрачным для отладки и всё же быть полезным для настоящей логики? Pulse отвечает на этот вопрос необычной внутренней моделью, хотя пока понимает лишь узкий диалект VHDL. →
Трёхкаскадный CIC-фильтр с коэффициентом изменения частоты 8 реализован на сумматорах, вычитателях и регистрах: умножители и память коэффициентов ему не требуются. В репозитории опубликованы дециматор, интерполятор и тестовые стенды VHDL-2008. Главный компромисс скрыт во внутренней разрядности: 16-битный вход разрастается до 25 бит, а нормализация и спад в полосе требуют отдельного внимания. →
Подача 3.3 В на VDD_INTERFACE трансивера ADRV9009 превышает паспортный absolute maximum 3.0 В, поэтому настройка VADJ у китайской FMC-платы требует отдельной проверки. Опубликованный разбор охватывает ВЧ-тракты, питание, тактирование и запуск JESD204B до 12.288 Гбит/с, однако ключевые выводы пока опираются преимущественно на схемы и расчёты. →
Стенд на Kintex UltraScale, по данным разработчика, загрузил ядро Linux на Orange Pi 3B, выдавая содержимое DDR4 за eMMC. RTL обрабатывает команды, данные и контрольные суммы, а асинхронные FIFO связывают внешний тактовый домен с MIG. На 52 МГц система уже работала, однако заявленный HS200 до 200 МГц оставляет открытым вопрос физического тайминга и устойчивости интерфейса. →
Два независимых тракта по 512 МГц позволяют одной плате ZCU111 обслуживать до 2048 частотно-мультиплексированных сверхпроводящих резонаторов. Тысяча тонов в полном IF-loopback дала шум −100.6 dBc/Hz после удаления коррелированных компонент. Ограничением аналогового тракта стал остаточный фазовый шум общего гетеродина около −110 dBc/Hz. →
Doom на самодельном 32-битном RISC-V-ядре Hopper ускорился примерно в 20 раз: с первых 0.7 до заявленных 15–20 кадров/с. Прирост сложился из исправления ICache, аппаратного умножения, переноса кадрового буфера в BRAM, сокращения задержки кэша и компиляции с `-O2`. Лестница измерений показывает, где FPGA-процессор терял такты между DDR3, MMIO и конвейером. →
PCI-карта вставлена в самодельную плату рядом с DIP-корпусом MC68000 — и компьютер на 10 МГц находит её, читает конфигурацию и выводит изображение через VGA-адаптер. Как процессор с 16-битной шиной вообще добирается до 32-битного PCI-слота, рассчитанного на совсем другой темп и правила обмена? →
Beamformer ADAR1000 исправно отвечал Raspberry Pi, но на Zynq чтение SPI исчезло. Мультиметр показал 3.335 В на MISO даже после отключения CN0566: высокий уровень возникал до периферии. Подозрение падает на тракт из двух преобразователей уровней, однако окончательный виновник без осциллограмм пока не установлен. →
Тактовый сигнал легко переживает логическую схему и ломается на сантиметре дорожки: отражения портят фронт, duty cycle и запас по джиттеру. Семейство Microchip SY757xx предлагает поставить между источником и низковольтной FPGA буфер, который одновременно разводит клок, держит выходную линию своим сопротивлением и для отдельных вариантов принимает вход до 3.3 В. →
Внутри FPGA фронт сигнала обычно пробегает по цепочке переноса, чтобы сложить два числа. В Cyclone V эту неизбежную задержку превратили в линейку: сотни carry-элементов одновременно запоминают, где находится фронт. Получился цифровой захватчик формы, различающий соседние отсчёты примерно на 5 пс без гигагерцового АЦП. →
FPGA начинает работать с чужого файла конфигурации: до запуска логики кристалл должен решить, чей именно bitstream ему разрешено принять. Altera добавила PQC-enabled secure boot в Agilex 3 и поддерживаемые Agilex 5. Так защита от криптографии будущего переезжает в момент, когда fabric ещё даже не успел стать схемой. →
Две разнесённые LTE-полосы обычно тянут за собой два приёмных тракта: свои смесители, фильтры, АЦП и поток данных в FPGA. В архитектуре 2016 года общий high-IF сигнал попадает в один GSPS-преобразователь, а четыре встроенных DDC сами вырезают нужные каналы и гасят скорость JESD204B. Красота идеи в том, что узкое радио начинается уже внутри АЦП. →
Поверхностная акустическая волна улавливает UV-C по сдвигу своей частоты, однако тот же сдвиг легко рисует разогрев электроники. Исследователи свели сигнал датчика с сигналом опорного резонатора в смесителе и превратили их разницу в частоту для FPGA. Затем проверили, как эта идея ведёт себя при одном канале, мультиплексировании и параллельной работе нескольких сенсоров. →
Красный и инфракрасный свет, прошедший через ткань, дают слабый пульсирующий след крови. Авторы собрали на FPGA реконфигурируемое спайковое ядро, которое разбирает этот след на три уровня насыщения крови кислородом прямо аппаратной CNN. Получился редкий случай, где «нейроморфность» можно проследить до BRAM, MAC и порога мембранного потенциала. →
Один FMC-разъём должен превратить FPGA-плату в радиочасть с двумя передатчиками, двумя приёмниками и диапазоном до 6 ГГц. Разбор FMC_AD9371 вскрывает место, где привычная цифровая универсальность заканчивается: кристалл видит дифференциальные 200 Ом, кабель и антенна ждут 50 Ом, а питание интерфейса способно сорвать запуск ещё до первого JESD-кадра. →
После tape-out цифровой чип обычно навсегда получает одну аппаратную судьбу. QuickLogic предлагает оставить внутри 12-нм ASIC большой остров логики, который можно пересобрать уже в готовом приборе, и снабдить его контролем собственных конфигурационных битов. Такой блок рассчитан на DSP-тракты, где алгоритм приходится менять вместе с помеховой обстановкой и задачей системы. →
Заряженная частица вспыхивает в сцинтилляционных волокнах сразу для множества SiPM, а каждый канал видит ещё и собственный тёмный шум. Как десятки ASIC успевают договориться, была ли вспышка настоящим событием, прежде чем система утонет в потоке импульсов? Для трекера FIT это решение собрали из модулей BETA и FPGA-логики общего триггера. →
В few-mode волокне два световых канала могут перемешиваться на ходу, словно голоса в одной телефонной трубке. Исследователи заставили кремниевую MZI-сетку разделять их без тренировочных последовательностей: FPGA наблюдает лишь за статистикой выходов и каждые 4 мс перенастраивает оптический чип. Так высокоскоростные данные корректирует контур, который не пытается оцифровать весь поток. →
Прототип Adiuvo Explorer передал по каждому из четырёх GTH-каналов около 2.027×10^11 бит на скорости 12.5 Гбит/с; счётчики ошибок IBERT остались на нуле. FPGA в корпусе BGA с шагом 0.5 мм разведена смещёнными сквозными переходами, а потери полного канала на 6.25 ГГц составили около 3.0 дБ. Статистический запас этого теста заметно скромнее отображаемого индикатора BER. →
Один переключатель gateware превращает HackRF Pro из приёмника с потоком 40 MS/s в 4-битном I/Q в узкополосный SDR с 16-битными отсчётами. Как один USB 2.0-канал выдерживает настолько разные режимы? Плата переносит фильтрацию, подавление DC и изменение частоты дискретизации внутрь маленькой FPGA ещё до того, как поток добирается до компьютера. →
В разъём M.2, где обычно стоит SSD или Wi‑Fi-модуль, предлагают поставить двухканальный радиотракт с четырьмя RF-портами. Что получится, если заставить такую плату одновременно принимать и передавать два сигнала — и можно ли довести её от 30 МГц до 11 ГГц, не превратив компьютер в стенд из кабелей и конвертеров? →
На вход RFSoC сыплются 4.096 млрд отсчётов в секунду, а тон одного криогенного резонатора может оказаться ровно между FFT-корзинами и потерять почти 4 дБ. Авторы проложили для потока две перекрывающиеся ветви фильтробанка. В cycle-accurate модели худший провал по ширине 2-МГц канала снизился до менее 0.1 дБ. →
Кадр может уйти из DDR через AXI DMA в programmable logic и зажечь картинку на ST7789 — зрелище убедительное. Но у этой панели нет линии MISO: дисплей принимает биты, не возвращая ни одного. В проекте переноса Verilog SPI IP на Zynq-7020 именно это превращает красивый демонстратор TX-тракта в урок о том, где заканчивается доказательство работы интерфейса. →
Две антенны приходят на два АЦП, а в Ethernet уходят до четырёх независимо настроенных радиоприёмников. Как Cyclone IV успевает вырезать четыре узких участка спектра из двух широкополосных потоков и уложить их в канал 100 Мбит/с? AngeliaLite показывает, что число цифровых приёмников задаёт уже не число разъёмов на корпусе. →
На STP-H12-VANTAGE быстрый коммерческий модуль будет обрабатывать изображения и данные нейроморфного сенсора, а отдельная радиационно-стойкая схема — следить за его состоянием и перезапускать при сбоях. FPGA связывает сенсоры с вычислителем. Пока опубликована архитектура без подробностей конвейера обработки. →
В одном отсеке спутника оказываются SPI-АЦП, старый UART-датчик и подсистема с RS-485, а центральный компьютер ждёт один привычный вход. Группа из Вюрцбурга предлагает вынести этот конфликт проводов, таймингов и кадров в FPGA-плату: новый прибор подключается на периферии, а не требует перекраивать бортовую магистраль. →
Спутник заканчивает съёмку, в памяти лежит массив кадров, а до конца пролёта над станцией остаются минуты. В Ka-диапазоне сигнал съедают дождь и атмосфера, однако Planet заявляет для малого аппарата около 10 Гбит/с. Вместо одной предельно быстрой радионесущей инженеры разложили поток на множество более привычных трактов. →
Радиочип AD9363 умеет оцифровывать эфир, но обычно рядом с ним живёт закрытая логика большого SDR. В GoWinSDR весь путь от выборок I/Q до пакета Ethernet собран из Verilog-блоков в недорогой Gowin FPGA, а STM32 лишь поднимает и настраивает трансивер. В репозитории лежат HDL, прошивка и файлы двух плат — редкая возможность разобрать SDR до проводников и регистров. →
Измерительный стенд обычно разрастается отдельными приборами, кабелями синхронизации и скриптами, которые знают их характеры. DAQnx пытается посадить digitizer, RF-генератор, SDR и FPGA-карты на общий backplane, чтобы они получали такт и триггер как части одного прибора. В работающем прототипе эту идею уже проверяют на трёх сменных слотах. →
Обычно flowgraph GNU Radio описывает обработку, которая начнётся уже после приёма I/Q-потока компьютером. В Amalthea тот же граф может породить Amaranth-gateware, собрать его и прошить в ECP5 рядом с радиотрансивером. Получается SDR, где блоки приёма и демодуляции проектируются на привычном поле GNU Radio, но исполняются до USB-кабеля. →
Процессор из 1979 года на частоте 10 МГц получил два полноразмерных PCI-слота и уже разговаривает с VGA, сетевой и последовательной картами. Между 16-битной шиной Motorola 68000 и 32-битным PCI работает Spartan-II: он переводит циклы, порядок байтов и правила арбитража двух эпох электроники. →
Мегагерцовая рентгеновская камера видит почти пустой кадр, но традиционно всё равно гонит наружу каждый пиксель. Авторы новой архитектуры предлагают оставить кадр внутри: периферийная логика сама находит маленький кластер дифракционного пика, вырезает patch 11×11 пикселей и отправляет только его. Для этого алгоритм связных компонент переписали в клеточный автомат из локальных операций. →
В импульсной EPR один опыт требует синхронно сформировать радиочастотный импульс, переключить внешние узлы и успеть оцифровать слабый отклик спинов. Авторы поместили AWG, двухканальный скоростной приёмник и 11 линий TTL в одну PCIe-плату с общей тактовой базой. Самый жёсткий узел оказался в шине: поток от двух ADC способен заполнить PCIe быстрее, чем компьютер успеет его принять. →
FPGA уже отправила импульс по расписанию, измерение вернулось через несколько тактов, и теперь следующий кусок управляющей программы нужно срочно заменить. Как переписать работающую машину времени так, чтобы ни один уже назначенный фронт не съехал? Авторы TIDE построили для этого границу между принятым прошлым и ещё редактируемым будущим. →
Что означает «127 taps при 100 МГц» для радиационно-стойкой FPGA: фильтр, который уже стоит у АЦП, или схема для проверки IP-ядер? В обновлённом reference design RTG4 плата принимает блок отсчётов, пропускает его через FIR и FFT, затем возвращает результат по UART. Самое полезное здесь — честно увидеть границу между вычислительным ядром и готовым космическим трактом. →
На экране Raspberry Pi включённый Wi‑Fi появляется цветным пятном поверх живого видео, а пролетающий дрон оставляет в кадре радиометку. QuadRF пытается превратить четыре антенны в RF-камеру: она должна показать, с какой стороны пришла энергия в диапазоне 5 ГГц. Вопрос лишь в том, как маленькой плате удержать для этого четыре тракта в общем времени. →
Загрузка системы способна оставить после себя терабайт трассы ещё до того, как инженер сформулирует вопрос к ошибке. Dryas ставит этот вопрос прямо в FPGA у когерентной шины: машина состояний пропускает наружу лишь нужную последовательность запросов, ответов и тайм-аутов. Фильтр меняется во время работы, а поток продолжает идти на полной скорости интерфейса. →
Рабочая точка двойной квантовой точки уплывает от шумов на затворах, и её приходится снова искать среди нескольких связанных напряжений. В UCLA отражённый RF-сигнал замкнули на FPGA: контроллер измеряет отклик, пробует сдвиг затвора, вычисляет поправку и за 81.8 мкс завершает цикл. Внесённую синусоидальную помеху удалось ослабить минимум на 6 дБ до 5 кГц. →
Радиолокатор видит поверхность сквозь облака и ночью, но его кадр покрыт зерном спекла, а сырые данные слишком тяжелы для передачи с борта. Авторы перенесли сеть, которая одновременно убирает спекл и уплотняет изображение, на ZCU102: int8-нейросеть работает в DPU FPGA, а энтропийный кодек — на ARM рядом с ней. Самый красивый результат скрыт в абляции: простая ReLU на SAR-данных обошла специализированную GDN. →
У камеры больше не обязательно должен быть длинный «камерный» кабель до вычислителя. Microchip принимает MIPI CSI-2 рядом с сенсором, собирает пиксели в FPGA и выпускает поток через 10GbE. Самая интересная деталь комплекта — оптическая схема, призванная измерять путь от экспозиции до результата обработки целиком. →
Карманный секвенсор MinION узнаёт последовательность ДНК по тому, как отдельная молекула меняет ток через белковую нанопору. В сменной flow cell спрятаны микрофлюидика, массив электродов и специализированная ASIC, одновременно снимающая сотни слабых и шумных электрохимических сигналов. Внешний USB-блок с FPGA лишь питает, термостабилизирует и вывозит этот поток на компьютер. →
Explorer Board прошла bring-up: RP2040 управляет PMIC, согласует VIO модулей SYZYGY и считывает телеметрию AU7P. Кристалл в корпусе FCVA289 с шагом 0,5 мм развели на стандартном стеке со смещёнными сквозными переходами без HDI и лазерных микропереходов. Полный стек и микрошлифы пока не опубликованы, а заявленные PCIe Gen3 и GTH 12,5 Гбит/с имеют статус TBC. →
4096-точечный FFT-водопад на Artix-7 показал 72 строки ступенчатого chirp, скачки частоты и слабый след второй гармоники в полосе до 20 МГц. Двухканальный LTC2264-12 оцифровывает сигнал с частотой 40 MS/s, LVDS-десериализатор восстанавливает отсчёты в FPGA, а комплексный спектр уходит на ПК через USB 3.0. Сетка FFT составляет 9,765625 кГц; число строк относится к демонстрационному сценарию. →
До 25 команд в каждом из трёх треков PolarFire FPGA Design Contest 2026 могут получить отладочные комплекты для создания аппаратных ускорителей на FPGA и SoC. Заявки принимают до 3 октября 2026 года; финальная работа должна включать исходники, файлы проекта и демонстрацию. Участники передают Microchip и DigiKey бессрочную безотзывную лицензию на использование материалов, а заявки из России правила конкурса исключают. →
15–20 FPS в Doom выжал самодельный RISC-V soft-core на FPGA после доработки кэш-подсистемы и повышения частоты до 125 МГц — исходная версия показывала около 0,7 FPS. Раздельные I-cache и D-cache скрыли задержку DDR3 в 30–60 тактов, видеобуфер перенесли в BRAM, а аппаратное умножение сократило нагрузку на ядро. Финальный сбой обнаружился в прошивке: отсутствие volatile у MMIO-таймера ломало работу оптимизированной игры. →
Работоспособный JESD204B-линк может каждый запуск выдавать один канал со сдвигом на период LMFC: SYSREF захватывается на соседнем допустимом такте, и фиксированная межканальная фаза меняется после reset или power-cycle. Analog Devices показывает, как timing SYSREF, skew дифференциальной трассы и clock tree превращают MCS в статистическую проверку; для стенда нужны десять последовательных запусков и десять полных циклов питания. →
Пропуск нулевых коэффициентов в VectorBlox 3.0 сокращает вычисления и обращения к памяти при запуске разреженных CNN на PolarFire FPGA и PolarFire SoC. Для неструктурированной sparsity ускоритель хранит ненулевые веса с индексами, а structured compression группирует удаление блоками и упрощает адресацию. Заявление «до 2× быстрее» относится к подходящим сетям: открытая документация не раскрывает модель, плотность, частоту, мощность и точность для этого результата. →
Yosys 0.67 встраивает фронтенд `read_slang` на базе sv-elab и Slang: SystemVerilog по IEEE 1800-2017/2023 разворачивается в word-level netlist для дальнейшего синтеза. Релиз добавляет рабочую сборку под Microsoft Visual Studio с ABC, проход `check_mem` для диагностики RTL-памяти и стратегии `arith_tree` для построения carry-save-деревьев. Маршрут рассчитан на синтезируемое подмножество языка; проекты с interface, package и vendor-кодом требуют отдельной проверки. →
23,0 FPS в Doom при 85 МГц получил open-source 80386-проект z386 на DE10-Nano против прежних 16,6 FPS. Прирост связан с Early Start Memory Access: адрес следующего обращения вычисляется в завершающем такте текущей инструкции, а bypass обходит зависимости регистров и частичные записи AL, AX и EAX. В сравнении с ao486 z386 лидирует в Doom и 3DBench, но уступает в Landmark; опубликованные цифры приведены без подробной методики тестирования. →
На плате 36 × 18 мм за заявленные $50 совмещены RP2354 и FPGA Efinix Trion T8F49 на 7 384 логических элемента, рассчитанные на firmware и детерминированную параллельную обработку сигналов. К гребёнкам напрямую выведены 18 линий FPGA и шесть линий MCU, что подходит для интерфейсов, генераторов протоколов и DSP-конвейеров. Прикладной обмен ограничен узким последовательным каналом без MISO: для потоковых выборок и кадров потребуется отдельная архитектура передачи. →
Один тактовый домен FPGA сводит ADC, DAC и логический анализатор в общий временной ряд, а 8 MiB PSRAM принимает захваченные буферы. BenchPod v2 на STM32H563 и iCE40UP5K объединяет Ethernet-управление, SAR-АЦП на 1 MSPS, генерацию сигналов, релейную самопроверку и контроль питания DUT для воспроизводимых embedded-тестов. В ранней демонстрации петля DAC→ADC работала при 99,6 kS/s; параметры тракта на предельной частоте ещё требуют измерений SINAD, ENOB и дрейфа. →
8192 цепи на backplane 200×160 мм OrthoRoute проложил за 41 час на NVIDIA A100: 32 сигнальных слоя, 44 233 глухих и скрытых перехода и 68 975 сегментов. Перенесённый из FPGA PathFinder распределяет перегрузку графа итерациями, а GPU ускоряет поиск кратчайшего пути SSSP для каждой цепи. Полученная топология остаётся pre-alpha-результатом с overlap и нарушениями DRC, требующим ручной доводки. →
536 928 LUT-4 — на таком кристалле NanoXplore NG-Ultra связка Yosys+nextpnr уже показала QoR, близкий к фирменному Impulse в ряде тестов ESA. Открытый поток выполняет синтез, packing, placement и timing-driven routing, а для GateMate Cologne Chip опубликован как штатная цепочка до конфигурации FPGA. Для NG-Ultra финальная генерация битстрима всё ещё требует закрытого Impulse, поэтому главный рубеж смещается к стабильности размещения, скоростным I/O и hard IP. →
180 фс RMS — типовой интегральный джиттер DSA504RT в integer-режиме при 100 МГц и полосе 12 кГц–20 МГц. Один радиационно-стойкий генератор формирует до шести фазосогласованных дифференциальных или 12 однополярных тактов, поддерживая LPHCSL, LVDS, LVPECL и LVCMOS. В fractional-режиме джиттер составляет 380 фс RMS; для SEL заявлен порог ниже LET 78 MeV·cm²/mg, а стойкость до 50 krad(Si) пока обозначена как целевая. →
315 мВт выходной мощности и расчётное усиление 45 dBi закладывают для 6U CubeSat TeraLink, который должен проверить связь Земля—LEO на 221/236 ГГц. Узкий 2° луч 16×16 рупорной решётки формирует энергетический запас канала, но требует точного наведения; приёмник с NF 7 dB и RFSoC ZU48DR дополняют субтерагерцовый тракт. Цифровая реконфигурируемость работает в базовой полосе, тогда как несущую формируют аналоговые умножители. →
486-й AMD AM486DX5-133 стал основой портативного DOS-компьютера VapourDeck: его 32-битная шина связана с 16-битной SDRAM через FPGA, а текущая пропускная способность памяти оценивается примерно в 16 Мбайт/с. Реальный VGA-контроллер C&T F65545 формирует изображение 640×480, тогда как FPGA реализует чипсет, DMA, звук и прочую периферию. В корпусе с 5,7-дюймовым LCD и двумя аккумуляторами 21700 вся система потребляет около 8 Вт. →
Конвейер на CrossLinkU-NX связывает MIPI CSI-2, обработку RAW с debayer и преобразованием в RGB с выдачей видео по USB 3.2 в классе UVC. На FPGA Conference Europe 2026 Lattice также показала архитектуры для SDR с DSP, памятью и пассивным охлаждением, а также FPGA-слой доверия с TPM, PQC и защитой от rollback. Для SDR не раскрыты полоса, частота дискретизации и энергопотребление, поэтому доклад описывает целевую архитектуру. →
AMD перевела Vivado 2026.1 на пятиуровневую модель лицензирования: бесплатный BASIC по-прежнему работает в Linux и Windows, но требует ежегодно продлеваемого FLEX-файла и ограничивает набор ПЛИС, симуляцию и отладку. Лицензия удерживается до закрытия Vivado, что меняет расчёт пулов для CI и лабораторий. Для Vitis AMD рекомендует EDF-based platforms, а PetaLinux-based flow планирует удалить в версии 2027.1. →
Четыре синхронных RF-канала QuadRF строят карту направления прихода сигнала с частотой до 30 кадров/с, добавляя пространственную координату к данным SDR. Тракт на MAX2850/MAX2851, FPGA Lattice ECP5 и Raspberry Pi 5 передаёт I/Q по CSI-2 и DSI со скоростью 5,6 Гбит/с; заявлены диапазон 4,9–6,0 ГГц, полоса 40 МГц на канал и мощность до 1 Вт. Точность пеленгации определяется фазовой стабильностью и калибровкой массива, однако независимые измерения ключевых RF-параметров пока не опубликованы. →
19 кГц RMS в полосе 0–0,2 Гц — такой шум получила система ArQusLab при стабилизации двух лазеров 556 нм через одну сканируемую полость Фабри—Перо и Red Pitaya. FPGA выделяет резонансные пики, нормирует их по соседним опорным и замыкает независимые PID-контуры для трёх источников, включая лазер 399 нм. Пьезосканирование обеспечило для 399 нм отклонение менее 1 МГц за 10 часов, а быстрый AOM-режим снизил шум относительно 67 кГц до 19 кГц. →
С фотографии кристалла Intel 80386 извлекли 94 720 бит control ROM, загрузили их в FPGA — и новая логика дошла до DOS и Doom. Но как программа управления процессором, написанная для исчезнувшей кремниевой топологии, может командовать чужими регистрами, ALU и шиной? В z386 этот вопрос превратили в работающий процессорный проект. →
IMX219 выдаёт 1080p, а обычный 100-мегабитный RJ45 на AUBoard-15P способен принять лишь малую долю такого потока. Как забрать кадр с MIPI-камеры без потерь на входе, если весь кадр физически не успевает уйти в Ethernet? Проект FPGA Vision Lab превращает это ограничение в архитектуру: интересующую область задают координатами и забирают отдельно. →
На TRNXSDR цифровая плата с Zynq, памятью и сетевыми интерфейсами должна пережить смену радиотракта. Но где провести границу между долговечной платформой и модулем, который придётся менять вместе с новым диапазоном или АЦП? Ответ задают два разных высокоскоростных разъёма и ограничения ещё незавершённой Rev 2.0. →
Ультразвуковой датчик слышит короткий импульс сразу сотнями элементов, и каждый кадр превращается в лавину сырых отсчётов. Авторы собрали тракт, где FPGA принимает данные АЦП по JESD204B и сразу отдаёт их в память рабочей станции через 100GbE RDMA. В отдельном стресс-тесте этот мост разогнался до 95.6 Gb/s без участия CPU в копировании потока. →
На плате DE10-Lite два генератора одновременно гоняют чтение и запись через самодельный VHDL-контроллер в SDRAM IS42S16320F. При 143 MHz встроенные счётчики получили 278 MB/s из теоретических 286 MB/s для 16-битной шины. Поток при этом намеренно портят, проверяют и вскрывают в SignalTap до отдельных команд памяти. →